Vhdl

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VHDL
Librerias: LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGI C_UNSIGNED .ALL;
Entidad: ENTITY nombre_entidad IS
PORT (entradas: IN tipo; salidas: OUT tipo);
END nombre entidad;
Arquitectura: ARQUITECTURE nombre_arq OF nombre_entidad IS
-- Declaracion de Variables
BEGIN
--Operaciones a realizar
END nombre_arq;
Diseño estructural: en la parte de declaraciones de la arquitectura
COMPONENT comp_intermedio
PORT (entradas: IN tipo; salidas: OUT tipo);
END comp_inetrmedio;
Y en la parte de operaciones de la arquitectura
etiqueta: comp_intermedio PORT MAP( entradas, salidas );
Procesos: a continuacion del begin de la arquitectura
PROCESS (lista de sensibilidad)
-- Operaciones
END PROCESS;
Lista de sensibilidad: indica cuando se debe ejecutar el proceso porque se ha produciido un evento que modifica cualquiera de las variables que aqui ordenadamente se describen.
Objetos: Constante: CONSTANT xxx: tipo := valor; Señ ales: SIGNAL xxx: tipo ; (para cambiar su valor <=, se pueden usar en procesos) Variable:igual que signal pero fuera de process.
Tipos de datos:
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