Fundamentos de Latches y Flip-Flops: Circuitos Asincrónicos, Sincrónicos y Maestro-Esclavo

Latch (Flip-Flop Asincrónico)

Un Latch, también conocido como flip-flop asincrónico, es un dispositivo biestable volátil. Esto significa que la información almacenada desaparece cuando se desconecta la alimentación eléctrica.

Para su construcción se utilizan comúnmente compuertas lógicas NAND y NOR. Un flip-flop RS de este tipo tiene la capacidad de almacenar un bit de información, ya sea un 0 o un 1.

Características Principales

• Naturaleza Asincrónica: Son asincrónicos porque no necesitan una señal externa de reloj (clock) para operar. Su estado cambia directamente en respuesta a las entradas.
• Estados:
  • Está en estado Set (establecido) cuando la salida Q es de nivel alto (1).
  • Está en estado Reset (reinicio) cuando la salida Q es de nivel bajo (0).
• Salidas Complementarias: En condiciones normales, el estado de la salida Q y su salida complementaria Q̅ (Q negada) son opuestos.

Funcionamiento y Programación

Se programa combinando apropiadamente los estados lógicos de las entradas R (Reset) y S (Set).

Para almacenar un 0, debe aplicarse un pulso a la entrada Reset. Este pulso puede ser:

• Positivo (activo en alto): La acción se desencadena con un nivel lógico alto.
• Negativo (activo en bajo): La acción se desencadena con un nivel lógico bajo.

Una vez programado, el estado (el pulso aplicado) permanece hasta que se modifique mediante nuevas entradas o se retire el suministro de potencia.

Flip-Flop Sincrónico

Un flip-flop sincrónico se deriva de un Latch, pero su estado solo cambia en sincronía con una señal de reloj (clock). Se construye añadiendo compuertas lógicas (generalmente NAND o AND) a las entradas de un latch SR para controlar cuándo las entradas R y S afectan el estado del latch, basándose en la señal de reloj.

Un Flip-Flop RS Sincrónico es esencialmente un Latch (NAND o NOR) cuya operación está controlada por esta señal de reloj. Esta señal habilita o deshabilita la influencia de las entradas R y S sobre el estado del flip-flop.

Funcionamiento Detallado

La señal de reloj controla la operación del dispositivo a través de compuertas adicionales (por ejemplo, dos compuertas NAND) cuyas entradas son R, S y la señal de reloj (CLK). Las salidas de estas compuertas (llamémoslas S' y R') se convierten en las entradas efectivas del latch interno.

• Cuando la señal de reloj (CLK) es baja (0):

  Las salidas de las compuertas de entrada (S' y R') se mantienen en un estado que no altera el latch (por ejemplo, ambas en alto si se usan NANDs para las compuertas de control y un latch SR NAND). Por consiguiente, las salidas Q y Q̅ no responden a los cambios en las entradas externas R y S. El estado almacenado anteriormente no se altera; el flip-flop está en modo de "retención" o "memoria".

• Cuando la señal de reloj (CLK) es alta (1):

  El nivel lógico de las entradas internas del latch (S' y R') dependerá del estado de las líneas de entrada externas S y R. El comportamiento es el siguiente:

  • Si S=1, R=0 y CLK=1: El flip-flop se pone en estado Set (Q=1, Q̅=0).
  • Si S=0, R=1 y CLK=1: El flip-flop se pone en estado Reset (Q=0, Q̅=1). (Esto concuerda con la descripción original donde "si la s está abajo" (S=0) y R está presumiblemente alto, con CLK alto, "provoca que Q sea bajo y Q̅ alto").
  • Si S=0, R=0 y CLK=1: El flip-flop mantiene su estado anterior (Hold).
  • Si S=1, R=1 y CLK=1: Este estado es generalmente indefinido o prohibido para un flip-flop RS básico, ya que puede llevar a un comportamiento impredecible o a una condición de carrera.

Flip-Flop Maestro-Esclavo (Master-Slave)

El flip-flop Maestro-Esclavo (M/S) es una versión mejorada del flip-flop RS sincrónico, diseñado para solucionar problemas de sincronización y sensibilidad al nivel de la señal de reloj.

Características Clave

• Operación por Flancos: Estos flip-flops no operan con el nivel estático de la señal de reloj, sino con sus transiciones (flancos). Almacenan información durante los flancos de la señal de reloj y la preservan durante los períodos estables (nivel alto o bajo) de dicha señal.
• Preservación de Datos: La información capturada en una de las transiciones activas de la señal de reloj se mantiene en la salida hasta que ocurre nuevamente otra transición activa similar.

Estructura del Circuito

El circuito típicamente consta de dos flip-flops (por ejemplo, RS) conectados en cascada:

• El primero se denomina Maestro (Master).
• El segundo se denomina Esclavo (Slave).

La señal de reloj se aplica de forma que el Maestro captura el valor de entrada mientras el reloj está en un estado (o durante un flanco), y el Esclavo transfiere este valor a la salida cuando el reloj cambia al otro estado (o durante el siguiente flanco relevante). A menudo, el Maestro es sensible a un nivel del reloj (por ejemplo, alto) y el Esclavo al nivel opuesto (bajo), o el Maestro es sensible a un flanco y el Esclavo al flanco opuesto. Una configuración común es que el Maestro reciba directamente la señal de reloj y el Esclavo reciba la señal de reloj complementada (invertida).

Esto significa que cuando el Maestro está habilitado para recibir datos de las entradas, el Esclavo está deshabilitado y mantiene la salida. Cuando el reloj cambia de estado, el Maestro se deshabilita (reteniendo el dato capturado) y el Esclavo se habilita, transfiriendo el dato del Maestro a la salida final del flip-flop M/S.

Sincronización por Flanco

El estado de las entradas (por ejemplo, R y S) se transfiere a la salida final (Q y Q̅ del Esclavo) solo cuando la señal de reloj completa su ciclo de habilitación/deshabilitación entre Maestro y Esclavo. Esto efectivamente significa que el cambio de salida está sincronizado con un flanco específico de la señal de reloj. Si se indica que el flip-flop dispara por flancos de subida, la salida se actualiza en la transición de la señal de reloj de nivel bajo (0) a nivel alto (1).