Comparativa ASIC, FPGA i converters analògics en electrònica digital

ASIC

Funció específica, planificació variable i lenta, consumeix poc i ocupa poc, software car, fabricació cara, a freqüències altes és ràpid

FPGA

Programable, planificació ràpida i fàcil, consumeix més i ocupa més, software barat, fabricació barata

Flash converters

Molt ràpid, precisió baixa, consumeix molt

SAR converters

Velocitat mitjana, ús de S/H per mantenir el valor de l'entrada durant la conversió

∑D converters

Estructura més simple que SAR: DAC de 1 bit en comptes de n bits, temps de computació similar a SAR, molt ràpid mostrejant a baixa precisió: DSP ha de funcionar a una freqüència de rellotge molt més gran, distorsiona

CCD

Dispositiu basat en l'efecte fotoelèctric. Les cèl·lules fotoelèctriques transformen la intensitat de llum (fotons) en corrent elèctric. Les càmeres de colors digitals utilitzen un sensor CCD (àrea quadrada) com a sensor de llum. Per fer sensibles als diferents colors solen emprar una màscara de Bayer sobre el CCD, un filtre matricial de color que determina el color primari (RGB) de cada cèl·la del fotosensor. Distribució RGB de 25%, 50% i 25% respectivament

Encastat

Velocitat de processament, amplada de banda, potència, mida i pes, precisió, bellesa

Microcontrolador

Capacitat de processar informació, canal E/S, mida RAM i ROM, potència i font d'alimentació, CAD, eines de desenvolupament

Unitat lògica

Xilinx format per CLB i Altera per LAB. Xilinx va ser el creador de les FPGAs i és més gran que Altera en quant a la fabricació de FPGAs. Els xips són més controlables i no s'ha de preocupar pels arxius intermedis generats. Altera té una interfície gràfica d'usuari més intuïtiva, és més fàcil d'aprendre i veure els anàlisis en temps

Xilinx

Constituïdes per blocs lògics i una jerarquia d'interconnexions reconfigurables que permet unir els blocs lògics programables que permeten fer operacions complexes/simple. Els blocs lògics són acompanyats per elements de memòria

UDB

Element principal lògica programable PSoC. És un bloc digital programable dissenyat en termes generals per realitzar màquines síncrones. Ofereix la possibilitat d'implementar tot un conjunt de components predefinits, caracteritzats i documentats. El creador sintetitza automàticament els components, lloc i ruta

CLB

Principal recurs dins del FPGA. Un CBL està constituït per 4 slices, rutes de connexió pel carry (carry in i carry out), connexions a la matriu de connexions (switch matrix) que proveeixen accés a les rutes de connexió generals i connexions locals entre slice del mateix CLB i CLBs veïns

LUTs

Tota lògica combinació d'una FPGA s'implementa utilitzant taules de cerca, LUTs o 'generador de funcions', és a dir, la funció lògica s'emmagatzema en una taula de veritat

RS232

No especifica el format dels caràcters ni el tipus de connector emprat. Bipolar (+-15), un bit per baul, mètode per començar i acabar el flux de dades i coordinar emissor i receptor. Tx i RX full diferents --> full duplex. MAX232 per compatibilitzar nivells. Orientat a la transmissió de caràcters (asíncron)

SPI

La polaritat del clock s'utilitza per determinar si el potencial en la línia de senyal de clock sincronitzat (SCK) és alt o baix quan el bus és inactiu. La fase de rellotge s'utilitza per determinar quan s'ha de mostrejar el senyal

I2C (multi-master i slave)

S'inicia la transferència una vegada ho indica el bit d'inici del mestre, seguit de la direcció. L'esclau ho confirma amb el bit ACK (acknowledge - senyal de reconeixement). En funció del bit R/W s'escriuen dades (a l'esclau) o es llegeixen (dades del mestre). L'ACK s'envia des de l'esclau a l'escriure i des del mestre al llegir. L'últim byte llegit és reconegut pel mestre com un NACK (not acknowledge) per indicar el final d'una transmissió. NACK es pot produir per: No hi ha receptor que respongui a una adreça determinada, El receptor no pot respondre per estar fent una tasca determinada que no pot aturar, El receptor rep una dada que no entén

CAN (multi-master)

És un bus sèrie amb control basat en el pas de missatges sense un host. La comunicació és sèrie, asíncrona, amb missatges per trames, amb baudrate de fins a 1Mbit/s