Imprestable

1 biestable (flip-flop en ingles),s 1 multivibrador capaz d permanecer en 1 d 2 esta2 posibles durante 1 tiempo indefinido en ausencia d perturbaciones.¹ esta caracteristica s ampliamente utilizada en electronica digital xa memorizar informacion.l paso d 1 estado a otro s realiza variando sus entradas.dependiendo del tipo d dixas entradas ls biestables s dividen en:

• asincronos: solo tienen entradas d control.l + empleado s l biestable rs.
• sincronos: ad+ d ls entradas d control posee 1a entrada d sincronismo o d reloj.si ls entradas d control dependen d la d sincronismo s denominan sincronas y en caso contrario asincronas.x lo general,ls entradas d control asincronas prevalecen sobre ls sincronas.

la entrada d sincronismo puede ser activada x nivel (alto o bajo) o x flanco (d subida o d bajada).dentro d ls biestables sincronos activa2 x nivel estan ls tipos rs y d,y dentro d ls activos x flancos ls tipos jk, t y d.

ls biestables s crearon xa eliminar ls defi100cias d ls latxes.

descripcion

cronograma del biestable rs.

dispositivo d almacenamiento temporal d 2 esta2 (alto y bajo),cuyas entradas principales permiten al ser activadas:

• r: l borrado (reset en ingles),puesta a 0 o nivel bajo d la salida.
• s: l grabado (set en ingles),puesta a 1 o nivel alto d la salida

si no s activa ninguna d ls entradas,l biestable permanece en l estado q poseia tras la ultima operacion d borrado o grabado.en ningun caso deberian activarse ambas entradas a la vez,ya q esto provoca q ls salidas directa (q) y negada (q') queden con l mismo valor: a bajo,si l flip-flop esta construido con puertas nor,o a alto,si esta construido con puertas nand.l problema d q ambas salidas queden al mismo estado esta en q al desactivar ambas entradas no s podra determinar l estado en l q quedaria la salida.x eso,en ls tablas d verdad,la activacion d ambas entradas s contempla como caso no deseado (n.d.).

biestable rs (set reset) asincrono

solo posee ls entradas r y s.s compone internamente d 2 puertas logicas nand o nor,segun s muestra en la siguiente figura:

biestables rs con puertas nor (a),nand (c) y sus simbolos normaliza2 respectivos (b) y (d).

biestable rs (set reset) sincrono

circuito biestable rs sincrono a) y esquema normalizado b).

ad+ d ls entradas r y s,posee 1a entrada c d sincronismo cuya mision s la d permitir o no l cambio d estado del biestable.en la siguiente figura s muestra 1 ejemplo d 1 biestable sincrono a partir d 1a asincrona,junto con su esquema normalizado:

su tabla d verdad s la siguiente:

simbolos normaliza2: biestables d a) activo x nivel alto y b) activo x flanco d bajada.

l flip-flop d resulta util cuando s necesita almacenar 1 unico bit d datos (1 o 0).si s añade 1 inversor a 1 flip-flop s-r obtenemos 1 flip-flop d basico.l funcionamiento d 1 dispositivo activado x l flanco negativo s,x supuesto,identico,excepto q l disparo tiene lugar en l flanco d bajada del impulso del reloj.recuerde q q sigue a d en cada flanco del impulso d reloj.

xa eyo,l dispositivo d almacenamiento temporal s d 2 esta2 (alto y bajo),cuya salida adquiere l valor d la entrada d cuando s activa la entrada d sincronismo,c.en funcion del modo d activacion d dixa entrada d sincronismo,existen 2 tipos:

• activo x nivel (alto o bajo),tb denominado registro o cerrojo (latx en ingles).
• activo x flanco (d subida o d bajada).

la ecuacion caracteristica del biestable d q describe su comportamiento s:

y su tabla d verdad:

esta bascula puede verse como 1a primitiva linea d retardo o 1a retencion d orden cero (zero order old en ingles),ya q ls datos q s introducen,s obtienen en la salida 1 ciclo d reloj despues.esta caracteristica s aprovexada xa sintetizar funciones d procesamiento digital d señales (dsp en ingles) mediante la transformada z.

ejemplo: 74ls74

simbolo normalizado: biestable t activo x flanco d subida.

dispositivo d almacenamiento temporal d 2 esta2 (alto y bajo).l biestable t cambia d estado ("toggle" en ingles) cada vez q la entrada d sincronismo o d reloj s dispara mientras la entrada t esta a nivel alto.si la entrada t esta a nivel bajo,l biestable retiene l nivel previo.puede obtenerse al unir ls entradas d control d 1 biestable jk,union q s corresponde a la entrada t.

la ecuacion caracteristica del biestable t q describe su comportamiento s:

y la tabla d verdad:

s versatil y s 1 d ls tipos d flip-flop + usa2.su funcionamiento s identico al del flip-flop s-r en ls condiciones set,reset y d permanencia d estado.la diferencia esta en q l flip-flop j-k no tiene condiciones no validas como ocurre en l s-r.

este dispositivo d almacenamiento s temporal q s encuentra 2 esta2 (alto y bajo),cuyas entradas principales,j y k,a ls q debe l nombre,permiten al ser activadas:

• j: l grabado (set en ingles),puesta a 1 o nivel alto d la salida.
• k: l borrado (reset en ingles),puesta a 0 o nivel bajo d la salida.

si no s activa ninguna d ls entradas,l biestable permanece en l estado q poseia tras la ultima operacion d borrado o grabado.a diferencia del biestable rs,en l caso d activarse ambas entradas a la vez,la salida adquirira l estado contrario al q tenia.

la ecuacion caracteristica del biestable jk q describe su comportamiento s:

y su tabla d verdad s:

1a forma + compacta d la tabla d verdad s (q representa l estado siguiente d la salida en l proximo flanco d reloj y q l estado actual):

l biestable s denomina asi x jack kilby,l inventor d ls circuitos integra2 en 1958,x lo cual s le concedio l premio nobel en fisica d 2000.

[editar]biestable jk activo x flanco

simbolos normaliza2: biestables jk activo a) x flanco d subida y b) x flanco d bajada

junto con ls entradas j y k existe 1a entrada c d sincronismo o d reloj cuya mision s la d permitir l cambio d estado del biestable cuando s produce 1 flanco d subida o d bajada,segun sea su diseño.su denominacion en ingles s j-k flip-flop edge-triggered.d acuerdo con la tabla d verdad,cuando ls entradas j y k estan a nivel logico 1,a cada flanco activo en la entrada d reloj,la salida del biestable cambia d estado.a este modo d funcionamiento s le denomina modo d basculacion (toggle en ingles).

ejemplo: 74ls73

biestable jk maestro-esclavo

simbolos normaliza2: biestable jk maestro-esclavo a) activo x nivel alto y b) activo x nivel bajo

aunque aun puede encontrarse en alg1s equipos,este tipo d biestable,denominado en ingles j-k flip-flop master-slave,a quedado obsoleto ya q a sido reemplazado x l tipo anterior.

su funcionamiento s similar al jk activo x flanco: en l nivel alto (o bajo) s toman ls valores d ls entradas j y k y en l flanco d bajada (o d subida) s refleja en la salida.


otra forma d expresar la tabla d verdad del biestable jk s mediante la denominada tabla d excitacion:

siendo q l estado presente y q l estado siguiente.

la ecuacion caracteristica del flip flop jk s: q(t+1)=jq´+k´q la cual s obtiene d la tabla caracteristica del flip flop.

figura 1.- circuito multivibrador biestable

aunque,en general,ls biestables utiliza2 en la practica estan implementa2 en forma d circuitos integra2,en la figura 1 s representa l esquema d 1 senciyo circuito multivibrador biestable,realizado con componentes discretos,cuyo funcionamiento s l siguiente:

al aplicar la tension d alimentacion (vcc),ls 2 transistores iniciaran la conduccion,ya q sus bases reciben 1 potencial positivo,tr-1 a traves del divisor formado x r-3,r-4 y r-5 y tr-2 a traves del formado x r-1,r-2 y r-6,xo como ls transistores no seran exactamente identicos,x l propio proceso d fabricacion y l grado d impurezas del materialsemiconductor,1 conducira antes o + rapido q l otro.

supongamos q s tr-1 l q conduce 1º.l voltaje en su colector disminuira,debido a la mayor caida d tension en r-1,x lo q la tension aplicada a la base d tr-2 a traves del divisor formado x r-2,r-5,disminuira a100do q este conduzca -.esta disminucion d conduccion d tr-2 ace q suba su tension d colector y x tanto la d base d tr-1,este proceso yevara finalmente al bloqueo d tr-2 (salida y a nivel alto).

xo si aora aplicamos 1 impulso d disparo d nivel alto x la entrada t,a traves d ls condensadores c-1 y c-2 pasara a ls bases d ambos transistores.en l caso d tr-1 no tendra + efecto q aumentar su tension positiva,x lo q este seguira condu100do.en la base d tr-2 l impulso ara q este transistor conduzca,realizan2e 1 proceso similar al descrito al principio,cuando l q conducia 1º era tr-1,q terminara bloqueando a este y dejando en conduccion a tr-2 (salida y a nivel bajo).

la secuencia descrita s repetira cada vez q s aplique 1 impulso en t.la salida cambia d estado con l impulso d disparo y permanece en dixo estado asta la yegada del siguiente impulso,momento en q volvera a cambiar.

la caida d tension en la resistencia comun d emisores (r-7) elimina la indecision del circuito y aumenta la velocidad d conmutacion.

1 biestable puede usarse xa almacenar 1 bit.la informacion contenida en muxos biestables puede representar l estado d 1 secuenciador,l valor d 1 contador,1 caracter ascii en la memoria d 1 ordenador,o cualquier otra clase d informacion.

1 uso corriente s l diseño d maquinas d estado finitas electronicas.ls biestables almacenan l estado previo d la maquina q s usa xa calcular l siguiente.

l t s util xa contar.1a señal repetitiva en la entrada d reloj ace q l biestable cambie d estado x cada transicion alto-bajo si su entrada t esta a nivel 1.la salida d 1 biestable puede conectarse a la entrada d reloj d la siguiente y asi sucesivamente.la salida final del conjunto considerado como 1a cadena d salidas d to2 ls biestables s l conteo en codigo binario del numero d ciclos en la primera entrada d reloj asta 1 maximo d 2^n-1,donde n s l numero d biestables usa2.

1 d ls problemas con esta configuracion d contador (ripple counter en ingles) s q la salida s momentaneamente invalida mientras ls cambios s propagan x la cadena justo despues d 1 flanco d reloj.ay 2 soluciones a este problema.la primera s muestrear la salida solo cuando s sabe q esta s valida.la segunda,+ compleja y ampliamente usada,s utilizar 1 tipo diferente d contador sincrono,q tiene 1a logica + compleja xa asegurar q todas ls salidas cambian en l mismo momento predeterminado,aunque l precio a pagar s la reduccion d la frecuencia maxima a la q puede funcionar.

1a cadena d biestables t como la descrita anteriormente tb sirve xa la division d la frecuencia d entrada entre 2ⁿ,donde n s l numero d biestables entre la entrada y la ultima salida.

ls biestables sincronos son propensos a sufrir 1 problema denominado metaestabilidad,q ocurre cuando 1a entrada d datos o d control esta cambiando en l momento en l q yega 1 flanco d reloj.l resultado s q la salida puede comportarse d forma imprevista,tardando muxas veces + d lo normal en estabilizarse al estado correcto,o incluso podria oscilar repetidas veces asta terminar en su estado estable.en 1 ordenador esto puede suponer la corrupcion d datos o causar 1 fayo d programa.

en muxos casos,la metaestabilidad en ls biestables s puede evitar aseguran2e d q ls datos y ls entradas d control s mantienen constantes durante 1 periodo d tiempo especificado antes y despues del flanco d reloj,denomina2 setup time (t_su) y old time (t) respectivamente.esos tiempos estan estableci2 en la oja d datos del dispositivo en cuestion,y son tipicamente entre 1s pocos nanosegun2 y 1s pocos 100tos d picosegun2 xa dispositivos modernos.

desafortunadamente,no siempre s posible cumplir estos requisitos,xq ls biestables pueden estar conecta2 a entradas en tiempo real q son asincronas,y pueden cambiar en cualquier momento fuera del control del diseñador.en este caso,lo unico q puede acerse s reducir la probabilidad d error a 1 determinado nivel,dependiendo d la fiabilidad q s desee del circuito.1a tecnica xa reducir la incidencia s conectar 2 o + biestables en cadena,d forma q la salida d 1a s conecta a la entrada d la siguiente,y con to2 ls dispositivos compartiendo la misma señal d reloj.d esta forma la probabilidad d 1 suceso metaestable puede reducirse considerablemente,xo nunca podra eliminarse x completo.

existen biestables robustos frente a la metaestabilidad,q funcionan redu100do ls tiempos d setup y old en todo lo posible,xo incluso estos no pueden eliminar x completo l problema.esto s debido a q la metaestabilidad s muxo + q 1 problema d diseño.cuando l flanco d reloj y la entrada d datos estan sufi100temente juntos,l biestable tiene q elegir l evento q ocurrio antes.y x + rapido q s aga l dispositivo,siempre existe la posibilidad d q sucedan lo sufi100temente juntos como xa q no s pueda detectar cual s l q ocurrio 1º.asi pues,s logicamente imposible l construir 1 biestable a prueba d metaestabilidad.

otro parametro temporal importante d 1 biestable s l retardo reloj-a-salida (clock-to-output t_co) o retardo d propagacion (propagation delay t_p),q s l tiempo q l biestable tarda en cambiar su salida tras 1 flanco d reloj.l tiempo xa 1a transicion alto-a-bajo (t_pl) s a veces diferente del d ls transiciones d bajo-a-alto (t_pl).

cuando s conectan biestables en cadena,s importante asegurar q l t_co del 1º s mayor q l old time (t) del siguiente,ya q en caso contrario,l 2º biestable no recibira ls datos d forma fiable.la relacion entre t_co y t esta garantizada normalmente si ambos biestables son del mismo tipo.