CAPITULO 3 - Listado de 40 preguntas - procesadores superescalares

¿A QUE SE DENOMINA ETAPA DE PREDECODIFICACION?

Es parte de la etapa de decodificación, en muchos casos, una pre-etapa de decodificacion (dada la cantidad de instrucciones a decodificar), se implementa entre la cache L2 y la cache de instrucciones de primer nivel. Esta se encarga de determinar el tipo de instrucción, facilitando asi la identificación posterior de los recursos que se van a usar.

¿CUÁLES SON LAS ETAPAS DE UN PROCESAMIENTO SUPERESCALAR?

La etapa de captación de instrucciones (IF) es capaz de leer varias instrucciones por ciclo desde la cache de más altno nivel (L1). La instrucciones pasan en el orden en el que fueron captadas a una cola de instrucciones desde la que se introducen de forma ordenada en la etapa de decodificación (ID), tantas instrucciones como esa unidad sea capaz de decodificar por ciclo. Las operaciones una vez decodificadas deben esperar a que esten todos los operados necesarios asi como las unidades funcionales para procesar las intrucciones. De esto se encarga la estructura de ventana de instrucciones, ROB, buffer de renombrado, etc.

La etapa de emisión (ISS) determina qué instrucciones pueden pasar a ejecutarse entre las que tienen disponibles sus operandos y la unidad funcional correspondiente. La ejecución (EX) es implementada por todas las distintas unidades funcionales. El número de estas unidades funcionales determina el número máximo de instrucciones que pueden estar ejecutándose al mismo tiempo.

La última etapa, la de escritura (WB), almacenará los resultados.

¿QUÉ VENTAJAS TRAE LA EMISIÓN DESORDENADA DE INSTRUCCIONES?

Existe la emisión ordenada y la desordenada. En la ordenada se hace en el orden en el que las instrucciones aparecen en el programa, el mismo que el que se han ido introduciendo en la ventana de instrucciones. En la desordenada se pueden emitir en desorden cualquier operación que tenga lo que necesita.

Es por esto que en la ordenada se producen bloques pues las siguientes deben esperar a que acaben las anteriores.

Es por esto que en el caso de una emisión desordenada se aprovecha todo el potencial del computador, ya que a diferencia de la emisión ordenada , las instrucciones empiezan a emitirse en cuanto los datos están disponibles, aprovechando así el máximo grado de paralelismo de la maquina, y emitiendo varias instrucciones a la vez, en lugar de la secuencial de uno a uno, de una emisión ordenada.

EN LA ETAPA DE PREDECODIFICACION ¿CÓMO ES QUE OBTIENE INFORMACIÓN DE UN SALTO, U.F.  O DE REFERENCIA A MEMORIA?

Instrucciones de salto. Se puede determinar la instruccion de salto, comenzando a procesarse antes de que entre en decodificación. Además se determinan características sobre la dirección del salto y se facilita el procesamiento especulativo.
Unidad funcional. Se obtiene información de a qué unidad deberá ir la instrucción, así se acelera luego el proceso de emisión.
Referencia a memoria. Determina si una instrucción hace referencia a memoria, para avanzar su procesamiento.

Para esta información, se suelen añadir una serie de bits, entre 4 y 7 en las arquitecturas RISC.

1. ¿En qué consiste el nivel de especulación?

Es el número de instrucciones de salto condicional que pueden ejecutarse especulativamente. En el caso de que se permita la ejecución especulativa simultánea de varias instrucciones de salto no resueltas, habrá que guardar los correspondientes estados de ejecución.

El grado de especulación indica la etapa hasta la que se procesan las instrucciones que constituyen el camino especulativo después del salto condicional.

1. Indique los ejemplos de esquemas de predicción estática.

Se trata de características que no cambian al ejecutar el código.

- Predicción basada en el código de operación:

Según el tipo de instrucción de salto condicional se considera más probable que se produce el salto o no.

MC88110 (1993) y el Power PC (1993)

- Predicción basada en el desplazamiento del salto:

Si el desplazamiento es positivo, se predice que el salto no se producirá y si el desplazamiento es negativo, se predice que el salto se producirá.

Alpha 21064 (1992) y Power PC 603 (1993)

- Predicción dirigida por el compilador:

A través de una serie de bits que existen en las instrucciones de salto (bits de predicción). Power PC 603 (1993) y el PA 8000 (1996)

1. CUALES SON LAS ESTAPAS DE UN PROCESADOR ESCALAR
   1. Etapa de captación de instrucciones:
   2. Etapa de decodificacion
   3. Etapa de emision
   4. Etapa de ejecución          
   5. Etapa de escritura

DECRIBA EN UN PROCESADOR ESCALAR EL TIPO DE EJECUCIÓN ORDENADO Y DESORDENADO

• Ordenadamente: se imiten un grupo  instrucciones en el orden que llegaron  a las etapa de emision, y el siguiente grupo de instrucciones no se emitira hasta que el grupo anteriror haya acabado de ejecutar su ultima instrucción
• Desordenadamente: se emite un grupo de instrucciones en el orden en que llegaron a la etapa de emision, pero al quedar libre cualquier unidad funcional, cualquier instrucción del grupo siguiente puede comenzar a ejecutarse

CUALES SON LAS PRINCIPALES ESTRATEGIAS PARA MEJORAR EL PARALELISMO DE INSTRUCCIONES

1. • La decodificacion paralela y uso de predecodificadores
   • La emision paralela de instrucciones a las unidades funcionales
   • La ejecución paralela de las operaciones codificadas en las instrucciones en las distientas unidades funcionales
   • La finalizacion del procesamiento de las instrucciones
   • La deteccion y resolucion de dependencias
   • El mantenimiento de la consistencia secuencial mediante el desacoplo de la ejecución de las instrucciones  y la escritura de resultados

EXPLIQUE LA DIFERENCIA FUNDAMENTAL ENTRE LOS PROCESADORES SEGMENTADOS Y ESCALARES EN LA ETAPA DE DECODIFICACION PARALELA Y PREDECODIFICACION

• En un procesador segmentado hay una sola etapa de descodificación de instrucciones y búsqueda de operandos (ID/OF).
• En un procesador super escalar existen unidades de descodificación (ID) y de emisión de instrucciones (ISS,issues) separadas.

EXPLIQUE UNA DIFERENCIA FUNDAMENTAL ENTRE UN PROCESADOR ESCALAR Y SEGMENTADO

Un procesador escalar (a diferencia de un procesador VLIW) debe ser capaz de indentificar el paralelismo entre instrucciones (ILP) que existe en el codigo y permitir que los recursos se usen lo mas eficazmente en la ejecución paralela de instrucciones.

1. ¿QUÉ LA VENTANA DE EMISIÓN?

También llamada ventana de instrucciones, es una estructura que usa una cola de registros donde se almacenan las instrucciones que han sido decodificadas y que estan en espera de ser emitidas.

1. ¿DE QUE SE ENCARGA LA ETAPA DE EMISIÓN?

Determina que instrucciones pueden emitirse al disponer de sus operandos y existir  unidades funcionales libres para su ejecución. Tambien se encarga de aplicar la correspondiente politica para seleccionar las instrucciones que finalmente se emiten.

1. MENCIONE ALGUNOS DE LOS CAMPOS QUE TIENE LA VENTANA DE INSTRUCCIONES

• Codop:       Codigo de operacion
• Dest:          Registro de destino
• Op1:           1º operando
• Ok1:           bit de validez del operando 1
• Tipo:          tipo del operando 1
• Op2:           2 operando
• Ok2:           bit de validez del operando 2
• Tipo:          tipo del operando 2

1. EXPLIQUE LAS POLITICAS DE EMISION SEGÚN EL ALINEAMIENTO

Existen dos tipos de emision según el alineamiento:

• Emision alienada: La emision es alienada si no pueden introducirse nuevas instrucciones en la ventana de instrucciones hasta que esta no este totalmente vacia
• Emision no alienada: Mientras exista espacio vacio en la ventana de instrucciones se pueden ir introduciendo instrucciones para ser emitidas.

¿QUÉ ES UNA ESTACION DE RESERVA?

Siguiendo la tecnica de shelving la ventana de instrucciones puede distribuirse en varias estructuras que reciben el nambre de estaciones de reserva o consignas.

Son estructuras similares a la ventana de instrucciones pero que posee cada unidad funcional o conjunto de unidades funcionales.

1. DE QUE  PARTES CONSTA  EL PROCESAMIENTO DE UNA  INSTRUCCIÓN?

-final d e la ejecución   de una  operación codificada en al instrucción a partir  del cual se  dispone  de los resultados  generados  por  las  unidades  funcionales pero no se   an modificado los registros de la  computadora.

-el final del  procesamiento  de la instrucción  o  momento  en  que  se  retira  o completa  la instrucción, momento en el que se describen  los resultados  de operación  en los registros de  arquitectura.

1.  A  QUE  SE REFIERE LA CONSISTENCIA  SECUENCIAL  DE UN  PROGRAMA.?

Hace  referencia  a :

-el  orden  en  que las instrucciones  se completan

-el orden  en  que  se  accede a memoria para  leer (LOAD) o escribir (STORE)

CUAL ES LA TENDENCIA   EN LOS  PROCESADORES  SUPER ESCALARES      EN LO  QUESE  REFIERE A  SU  CONSISTENCIA?

 Todo  hace referencia a  que  los  procesadores  superescalares  apuntan  hacia el usote esquemas  de consistencia  de   memoria  débiles  y esquema de  consistencia  de procesador  fuertes  basados basados en el uso de buffer  de reordenamiento estructuras  similares.

1. QUE  ES LA  ROB  Y  QUE  NOS PERMITE ?

La  ROB  es una  estructura  con  un comportamiento sencillo  auque  no son  simples los recursos hardware  que  precisa  su  implementación  eficaz  nos permite  es la  emisión y ejecución desordenada d e las instrucciones  que  permitan  aprovechar  el paralelismo  entre  instrucciones  en el contexto de una finalización ordenada también  se la puede  utilizar a la  hora de hacer  renombramiento.

1. MECIONES  LSO DIFERENTES  CAMPOS D E UNA   ROB

-campo Reg.Dest

-Campo unidad

-Campo de  resultado

-Campo OK

-Campo marca

1. ¿EN QUÉ CONSISTE EL RENOMBRAMIENTO DE REGISTROS?

El renombramiento evita los problemas de los riesgos o dependencias WAW y WAR, usando registros de la microarquitectura, como elemento de almacenamiento.

1. ¿QUÉ ES NECESARIO PARA HACER EL RENOMBRAMIENTO DE REGISTROS?

La escritura se hace en un registro diferente a los que usan los operandos y de los registros que se usan en otras escrituras

Para mantener el RAW, registro que se lee debe ser igual al registro que se escribe

1. EL RENOMBRAMIENTO DE REGISTROS PUEDE SER:

Estático: renombramiento se realiza durante la compilación

Dinámico: renombramiento se realiza durante la ejecución del programa

1. ¿CUÁLES SON LAS ALTERNATIVAS PARA EL ACCESO A LOS BUFFERS DE RENOMBRAMIENTO?

Las alternativas para el acceso a los buffers de renombramiento son dos:

• Acceso Asociativo
  • Acceso Indexado

1. INDIQUE, ¿CUÁNTOS Y CUÁLES SON LOS CAMPOS DE CADA LÍNEA DEL BUFFER DEL ACCESO ASOCIATIVO?

El buffer de renombramiento con acceso asociativo tiene cinco campos y son:

• Asignación válida
  • Registro de destino
  • Contenido
  • Contenido válido
  • Bit de asignación última

1. NOMBRE LAS POSIBILIDADES PARA LA DETECCION TEMPRANA DE INSTRUCCIONES DE SALTO

Deteccion paralela

Deteccion anticipada

Deteccion anticipada en la captación

1. EXPLIQUE LAS POSIBILIDADES PARA LOS ESQUEMAS DE PREDICCION FIJA

El salto siempre tomado: Para toda instrucción de salto cuya condicion no este resuelta se considera que lo mas probable es que no se produzca el salto.

El salto siempre tomado: Se considera que toda instrucción  de salto condicional no resuelta da lugar a un salto

1. EN LOS ESQUEMAS DE PREDICCIÓN DINÁMICA, ¿CUÁLES SON LAS FORMAS DE CLASIFICAR ESTOS ESQUEMAS  SEGÚN LA FORMA DE ALMACENAR EL COMPORTAMIENTO PASADO DE LA INSTRUCCIÓN DE SALTO?

Existen dos formas de almacenar el comportamiento pasado de la instrucción:

• Predicción dinámica implícita
• Predicción dinámica explicita

1. ¿QUE INFORMACIÓN SE GUARDA EN LOS ESQUEMAS DE PREDICCIÓN EXPLÍCITA?

Se almacena únicamente la dirección de la instrucción tras la instrucción de salto la ultima vez que se capto esta. La dirección puede ser la dirección de destino del salto, lo que equivale a predecir que se produjo el salto, o bien la dirección de la instrucción siguiente a la del salto, con lo que se predice que el salto no se produjo.

1. ¿A QUE SE DENOMINAN BITS DE HISTORIA?

Se denominan Bits de Historia a los bits que codifican la información relativa al comportamiento pasado de la instrucción en cuestión.

El numero de bits de historia que se guardan depende de tipo de esquema de predicción dinámica que se haga.

1. ¿A QUE SE DENOMINA BTAC  Y QUE INFORMACIÓN SE GUARDA EN ELLA?

Se denomina BTAC a la Cache de direcciones de destino del salto (Branch Target Address Cache), donde se guardan la información siguiente:

• BA (Branch Address) : Dirección de instrucción de salto.
• BTA (Branch Target Address ): Dirección de destino del salto
• BH (Branch History) : Bits de Historia

1. ¿ A QUE SE DENOMINA BTIC Y QUE INFORMACIÓN SE GUARDA EN ELLA?

Se denomina BTIC a la cache de instrucciones de destino del salto (Branch Target Address Cache), donde se guarda la información siguiente:

• BA (Branch Address) : Dirección de instrucción de salto.
• BTI (Branch Target Instrucción): Instrucción de destino del salto.
• BTI+1: Instrucción de destino del salto siguiente
• BH (Branch History) : Bits de Historia

¿A QUE SE DENOMINA GRADO DE ESPECULACIÓN?

Nos indica la etapa hasta la que se procesan las instrucciones que constituyen el camino especulativo después del salto condicional.

1. PARA MANTENER LA CONSISTENCIA CON EL MODELO SECUENCIAL DE EJECUCIÓN EN EL CASO DE INTERRUPCIONES QUE POSIBILIDADES SE PUEDEN CONSIDERAR.

Existen 2 posibilidades:

a) Las instrucciones se retiran ordenadamente, cambiándole estado de la maquina según el orden en que aparecen en el programa. Las estrategias de gestión de interrupciones se basa en el uso de un buffer de reordenamiento.

b) Las instrucciones cambian el estado de la máquina según se ejecutan, estrategia basadas en estructuras como el buffer de historia y el uso de puntos de chequeo-reparación. 

1. CUALES SON LAS ESTRATEGIAS PARA EL PROCESAMIENTO DE INTERRUPCIONES.

• Estrategia basada en el uso del buffer de reordenamiento
• buffer de historia
• puntos de chequeo-reparación
• Buffer de reordenamiento con registro de futuro

1. DESCRIBIR LAS INTERRUPCIONES PRECISAS CON BUFFER DE REORDENAMIENTO

Esta estrategia utiliza un ROB al que se añade un campo más en cada una de sus líneas. Este campo indica si la instrucción en cuestión ha dado lugar a una excepción en alguna de las etapas por las que ha pasado. Esta estrategia aprovecha que gracias al ROB, las instrucciones finalizan ordenadamente.

1. DESCRIBIR LAS INTERRUPCIONES PRECISAS CON BUFFER DE HISTORIA

Se basa en el uso de una estructura denominada buffer de historia. Este buffer permite que las instrucciones modifiquen el estado de la maquina a medida que termine su ejecución, produciéndose por tanto una finalización desordenada.

1. DESCRIBIR LAS INTERRUPCIONES PRECISAS CON PUNTOS DE CHEQUEO-REPARACIÓN

En esta estrategia el estado de la maquina se almacena en determinadas etapas del cauce que reciben el nombre de puntos de chequeo. Para el caso de interrupción la existencia de estos estados almacenados permite recuperar o reparar el estado de la maquina tras atender la interrupción.

1. DESCRIBIR LAS INTERRUPCIONES PRECISAS CON REGISTRO DE FUTURO Y ROB

Se utiliza una estructura denominada banco de registros de futuro. Este banco de registros es el que las instrucciones modifican (desordenadamente) cunado terminan la ejecución de las operaciones que codifican, y desde donde las instrucciones que se emiten leen los valores de sus operandos.

CAPITULO 4 – PROCESADORES SUPERESCALARES   II   IMPLEMENTACIÓN

1. A que denomina Microoperaciones.

Son las instrucciones CISC traducidas en la etapa de decodificación a otras instrucciones con características RISC. Estas microoperaciones son las que ejecutan el núcleo superescalar del procesador.

1. En cuantos pasos se resumen el funcionamiento de la arquitectura P6.

Son los siguientes pasos:

Las instrucciones se captan de memoria en el orden en que están en el programa.

• • Cada instrucción se traduce a una o mas instrucciones de tipo RISC llamadas microoperaciones según la terminología INTEL.
  • Las microoperaciones se ejecutan desordenadamente en la arquitectura
  • Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador siguiendo el orden del flujo del programa original.

En la etapa de Decodificación en ID1 cual es la función del MIS (Microcode Instruction Sequencer).

Que genera la secuencia de microoperaciones en el caso de instrucciones maquina complejas necesitan 5 o mas microoperaciones ya que en esta etapa solo se puede manejar 3 instrucciones maquina en paralelo y  traduce cada instrucción de 1 a 4 microoperaciones de tipo RISC de 118 bits

Cuales son las características de la etapa de Renombramiento de Registros.

Se realiza en el RAT (Register Allocator) que reasigna las referencias a los 16 registros de la arquitectura (los 8 de coma flotante mas eax, ebx, ecx, edx, esi, edi, ebp) a 40 registros físicos, eliminando las dependencias falsas (WAW, WAR).

• • El RAT no puede manejas 3 microoperaciones a la vez por lo que su rendimiento máximo es de 3 microoperaciones por 1 ciclo de reloj.
  • Se puede renombrar tres registros por ciclo (incluso se puede renombrar el mismo registro 3 veces por ciclo).
  • Una limitación importante es que solo se pueden leer 2 registros (de la arquitectura) diferentes en cada ciclo (no cuentan los registros que solo se utilizan para escritura).

En que consiste la Unidad de final de instrucción (Retire Unit)

• Retira  del ROB las Microoperaciones ejecutadas y almacena sus resultados en los registros correspondientes de la arquitectura.
  • Tiene en cuenta si hubo saltos mal predichos y como consecuencia ciertas Microoperaciones no deben dar lugar a escrituras en los registros al retirarse del ROB.
  • Es conveniente que las Microoperaciones que ocasionan retardos elevados no estén muy próximas.

Como se realiza la predicción de saltos en la arquitectura P6

La arquitectura P6 dispone de un BTB ( Branco Target Buffer) con 512 líneas organizadas en 32 conjuntos de 16 byte de la instrucción de salto, los bits 4-8 definen el conjunto y el resto se introducen como una marca.

En el BTB se almacenan las direcciones de las instrucciones de salto y sus bits de historia para implementar el procedimiento de predicción dinámica de salto utilizado en el Pentium.

1. Como se lleva a cabo una instrucción de salto en la arquitectura P6.

• Cuando capta 32 bytes de cache el procesador marca el comienzo y el final de cada instrucción en los primeros 16 bytes y comprueba en el BTB si hay información de historia de alguna de las instrucciones.
  • El algoritmo de predicción dinámica utiliza un procedimiento de dos niveles basado en 4 bits de historia local (lo que ha ocurrido las 4 ultimas veces que se ha ejecutado la instrucción de salto: 0 indica que no salto, y 1 que si). Esos 4 bits designan 2 bits de historia que indican la predicción que debe hacerse (como si tuviera un esquema de predicción dinámica de 2 bits).
  • El procedimiento de predicción estática utilizado es el siguiente
    1. Si la dirección de salto no es relativa al contador de programa IP: predice saltar si el salto es un return, y no saltar en caso contrario.
    2. Si la dirección de salto es relativa a IP: predice saltar si el salto es hacia atrás (situación análoga a los bucles), y no saltar si el salto es hacia delante.

1. Enumere los pasos en que se resume el funcionamiento de la microarquitectura P6.

1. Las instrucciones se captan de memoria en el orden en que están en el programa.
2. Cada instrucción se traduce a una o más instrucciones de tipo RISC  llamadas microoperaciones, según la terminología de Intel.
3. Las microoperaciones se ejecutan desordenadamente en la microarquitectura.
4. Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador  siguiendo el orden del flujo de programa original.

1. En la microarquitectura P6 ¿que recomendaciones se pueden seguir para la optimización del rendimiento de la etapa de renombramiento en el RAT?

• Mantener las microoperaciones que leen el mismo registro lo mas cerca posible para que sea mas probable que entren a la vez en el RAT.
• Mantener las microoperaciones que leen  registros diferentes lo mas lejos posible para que no entren a la vez en el RAT.
• Provocar renombrados de registros para evitar los ciclos perdidos en el acceso a los registros ( si no  se introducen muchas microoperaciones).

1. ¿ Cuales son las dos líneas principales  a seguir para mejorar las prestaciones de un procesador superescalar ?

Una posibilidad es aumentar el número de instrucciones que se procesan por ciclo, la otra es aumentar la frecuencia de reloj.

1. ¿ Cuales son las diferencias entre las P7 del Pentium 4 y P6 del Pentium 3 ?

• El tamaño de la caché L1 de datos en el Pentium 4 es de 8KB frente a los16 KB en el Pentium  3.
• En cuanto  a la decodificación, sólo utiliza  un decodificador ( se han eliminado dos de los tres decodificadores de la microarquitectura P6).también se introduce una cache de traza que sustituye a la memoria cache de instrucciones y tiene una capacidad de 12 KBytes, pudiendo proporcionar 3 microoperaciones por ciclo.
• Para la predicción de saltos , en el Pentium 4 se dispone de un BTB (Branch Transfer Buffer)con 4096 elementos o entradas ( 8 veces mas grande que en la microarquitectura P6).
• El Pentium 4 utiliza registros para el renombrado con 128 elementos, frente a las 40 del ROB de la microarquitectura P6.
•  El Pentium 4 tiene 5 unidades de ejecución entera (3 ALU, 2 AGU;address  generador unit )
• La microarquitectura P7 implementa nuevas instrucciones de coma flotante SIMD.
• No se incluye el desplazador barril (barrel shiffter)que existia  desde el 386

1. Enumerar las instrucciones de precaptación en el repertorio de instrucciones IA-32 del Pentium 4?

1. prefetchnta , precapta en un buffer temporal para lectura.

2. prefetcht0, precapta en todas las caches disponibles.

3. prefetcht1,precapta en las caches L2 y L3 pero no en la cache L1.

4. prefetcht2,precapta solo en la cache L3.

1. ¿Que representa cada sigla del nombre POWER PC?

Las siglas de PowerPC vienen de “Performance Optimized With Enhanced RISC Performance Chip”.

1. ¿A que generación pertenecen los procesadores POWERPC?

Pertenece a la tercera generación de tecnología RISC

1. ¿Qué características tiene la arquitectura de los procesadores POWERPC?

• De instrucciones de tamaño fijo y regular.
• Arquitectura de carga/almacenamiento (load/store) .
• Instrucciones aritméticas y lógicas son de formato de 3 registros.
• Instrucciones un poco fuera de características RISC:
  • Una de multiplicación y acumulación.
  • Las de salto condicional.
  • También existen las de acceso a memoria.

1. ¿Cuáles son las etapas del procesador POWERPC?

• Etapa de pre-captación (de datos e instrucciones).
  • L1 (2 unidades separadas)
    • L1 de 64kb para instrucciones.
    • L1 de 32kb para datos.
  • L2 única de 512kb.
• Etapa de captación y decodificación.
• Etapa de agrupamiento y emisión.
• Colas de envío (núcleo de ejecución)
• Núcleo de Ejecución (12 unidades funcionales)
• Finalización

1. ¿A partir de que procesadores POWERPC eran de 64 bits?

Los procesadores de 64 bits (aceptaban también 32 bits) empieza en los procesadores POWERPC G5.

1. ¿Cuáles son las 12 unidades funcionales del nucleo de ejecución de un procesador POWERPC?

• 4 Velocity Engine.
  • • 2 unidades de Coma Flotante.
    • 2 unidades de punto fijo.
    • 1 unidad de Evaluación de registro de condición.
    • 1 unidad de operaciones de salto.
    • 2 unidades de Carga/Almacenamiento (Load/Store).

1. ¿Cómo se distribuyen las Caches del procesador POWERPC?

El procesador POWERPC posee dos caches, Cache 1 (2 unidades separadas)

• L1 de 64kb para instrucciones.
  • • L1 de 32kb para datos.

Y una cache 2 de 512Kb.

1. ¿Qué utilizan los microprocesadores MIPS para realizar la predicción de dirección de destino de salto?

Utiliza un algoritmo dinámico de 2 bits.

1. ¿En cual etapa se realiza el re nombramiento de registros en los procesadores MIPS?

En la segunda etapa (decodificación)

1. ¿Cuántos registros existen para enteros en los procesadores MIPS?

Existen 33 registros lógicos y 64 registros físicos

1. ¿Cuántos registros existen para coma flotante en los procesadores MIPS?

Existen 32 registros físicos y 64 registros físicos

1. ¿Qué utiliza  el Microprocesador para detectar dependencias entre las cuatros instrucciones decodificadas simultáneamente?

Utiliza 24 comparadores de 5 bits cada uno.

1. ¿Mediante que se renombran los registros de enteros y coma flotante en los Microprocesadores MIPS?

Mediante Tabla de correspondencia ( Map tables).

1. En los Procesadores MIPS, las instrucciones decodificadas, excepto saltos incondicionales y las instrucciones pasan a tres colas según sea el tipo de instrucción. ¿ Cuales son estas tres colas?

Cola para instrucciones con enteros

Cola para instrucciones de coma flotante

Cola de direcciones

1. ¿Cuales son los objetivos del diseño de del UltraSparc III ?

• Aumento de la frecuencia de reloj respecto a los anteriores
• Reducción de los retardos de ejecución
• Eliminación de mayor numero posible de conexiones entre módulos alejados en la microarquitectura

1. La microarquitectura Sparc esta dividida en seis unidades cuales son estas:

• Unidad de emisión de instrucciones
• Unidad de ejecución entera
• Unidad de ejecución de coma flotante
• Unidad de cache de datos
• Unidad de memoria externa
• Unidad de interfaz de sistema

1. ¿Qué unidades no se consideran dentro del cauce de 14 etapas?

• Unidad de memoria externa
• Unidad de interfaz de sistema

¿Que es el WARF y cual es su función?

Es un banco de registros que permite eliminar caminos de bypass en el cauce de ejecución para enteros, y  a reducir el tiempo de de ciclo al acortarse el camino de datos para enteros y reducirse la complejidad de los multiplexores de los caminos de bypass

1. ¿Qué es un multiprocesador monochip y de un ejemplo?

Es un chip que tiene 2 o mas procesadores, el UltraSparc IV consta de 2 UltraSparc III

1. ¿A que se denomina multihebra simultanea?

Es cuando un único procesador se comporta como varios procesadores lógicos.

1. ¿En una microarquitectura supersegmentada que gestiones se vuelven extremadamente importantes y complejas?

• La dependencia entre las instrucciones
• Las interrupciones
• Las predicciones incorrectas